俄勒岡州威爾遜維爾2015年5月19日電 /美通社/ -- Mentor Graphics 公司（納斯達(dá)克代碼：MENT）今天宣布，Mellanox Technologies 已將全新的 Mentor® Tessent® 階層化 ATPG 解決方案標(biāo)準(zhǔn)化，以管理復(fù)雜度及削減其先進(jìn)的集成電路 (IC) 設(shè)計(jì)生成測試向量所需的成本。高品質(zhì)的 IC 測試需要大量的制造測試向量，Mellanox 運(yùn)用 Tessent 階層化 ATPG，顯著減少了生成這些測試向量所需的處理時(shí)間和系統(tǒng)內(nèi)存。
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“每一個(gè)新設(shè)計(jì)周期生成測試向量所需的時(shí)間迅速增長，這也就增加了我們相關(guān)的測試成本，”Mellanox Technologies 后端工程副總裁 Evelyn Landman 說道?！斑x用 Mentor Graphics的 Tessent 階層化 ATPG 流程可使我們大大減少當(dāng)前設(shè)計(jì)的運(yùn)行時(shí)間。由于此解決方案的可擴(kuò)展性較高，我們計(jì)劃在未來的設(shè)計(jì)中繼續(xù)使用該方案?！?/p>
Tessent 階層化 ATPG 流程采用分治法，即將整個(gè) ATPG 任務(wù)分解為更小的模塊，更加便于管理。每一個(gè)設(shè)計(jì)內(nèi)核首先會單獨(dú)生成壓縮測試向量，然后再自動重定向到芯片級并合并，從而盡可能縮短測試時(shí)間。此時(shí)，將會生成用于頂層互連邏輯的壓縮測試向量。此技術(shù)可使需要大量運(yùn)算的DFT 步驟免于成為流片過程中的瓶頸，并且加強(qiáng)測試流程的可預(yù)測性。
相比在所有模塊和頂層互連邏輯在芯片級運(yùn)行 ATPG，階層化 ATPG 方案可顯著減少運(yùn)行時(shí)間和內(nèi)存占用。一般而言，運(yùn)行時(shí)間可縮減 5-10 倍，而內(nèi)存占用節(jié)省比例甚至更高。由于所有內(nèi)核使用掃描通道方式的效率得到提升，階層化 ATPG 通?？墒箿y試向量數(shù)量減少 2 倍，測試時(shí)間也相應(yīng)得以減少。
“我們很多客戶都在使用階層化設(shè)計(jì)法管理設(shè)計(jì)規(guī)模和復(fù)雜度。大多數(shù)客戶都已清楚他們的測試生成流程必須與此階層化方案相契合，“負(fù)責(zé) Mentor Graphics的 Tessent DFT 和 ATPG 產(chǎn)品的產(chǎn)品營銷總監(jiān) Stephen Pateras 說道?！拔覀?nèi)碌碾A層化 ATPG 解決方案不僅可擴(kuò)展 100M 以上的門級設(shè)計(jì)，而且可使 DFT 和 ATPG 能更容易地分配于不同的設(shè)計(jì)小組并在設(shè)計(jì)周期中更早運(yùn)行，從而加速進(jìn)度?！?/p>
About Mentor Graphics
Mentor Graphics公司是電子硬件和軟件設(shè)計(jì)解決方案(EDA)的全球領(lǐng)導(dǎo)者，為世界上較成功的通信、半導(dǎo)體，計(jì)算機(jī)，消費(fèi)電子，汽車電子和國防軍工公司提供優(yōu)質(zhì)產(chǎn)品、咨詢服務(wù)和支持, 可加快客戶電子及機(jī)械產(chǎn)品的研發(fā)速度，提高產(chǎn)品質(zhì)量，增加成本效益。工程師可借助公司不斷推出的新產(chǎn)品及解決方案，應(yīng)對日趨復(fù)雜的電路板及芯片設(shè)計(jì)領(lǐng)域面臨的挑戰(zhàn)。Mentor Graphics公司擁有業(yè)內(nèi)最為豐富的頂級產(chǎn)品線，提供完整的SOC/IC/FPGA/PCB/SI設(shè)計(jì)工具和服務(wù)，并且是唯一一家擁有嵌入式軟件解決方案的EDA公司。公司成立于1981年，目前有超過70家分公司分布世界各地。
公司總部地址：8005 S.W. Boeckman Road, Wilsonville, Oregon 97070-7777。
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